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一种增强Verilog建模能力的编译预处理器

徐晨 蒋华 袁红林

计算机工程与应用2006，Vol.42Issue(17)：111-113,122,4.
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计算机工程与应用2006，Vol.42Issue(17)：111-113,122,4.

一种增强Verilog建模能力的编译预处理器

A Verilog Preprocessor for Modeling Enhancements

徐晨 1蒋华 2袁红林3

作者信息

  • 1. 南通大学,江苏省,ASIC设计重点实验室,江苏,南通,226007
  • 2. 东南大学集成电路学院,南京,210096
  • 3. 南通大学电子信息学院,江苏,南通,226007
  • 折叠

摘要

关键词

编译预处理器/参数化设计/Verilog/LEX/YACC

分类

信息技术与安全科学

引用本文复制引用

徐晨,蒋华,袁红林..一种增强Verilog建模能力的编译预处理器[J].计算机工程与应用,2006,42(17):111-113,122,4.

基金项目

国家863高技术研究发展计划资助项目(编号:2005AA123320) （编号:2005AA123320）

计算机工程与应用

OA北大核心CSCDCSTPCD

1002-8331

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