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时序逻辑方式构成的乘法器的VHDL设计

张霞 赵仁厚

无线电工程Issue(z1)：261-263,3.
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无线电工程Issue(z1)：261-263,3.

时序逻辑方式构成的乘法器的VHDL设计

张霞 1赵仁厚2

作者信息

  • 1. 华中理工大学汉口分校
  • 2. 海军飞行学院
  • 折叠

摘要

关键词

VHDL EDA 仿真 综合

分类

信息技术与安全科学

引用本文复制引用

张霞,赵仁厚..时序逻辑方式构成的乘法器的VHDL设计[J].无线电工程,2001,(z1):261-263,3.

无线电工程

1003-3106

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