DVB-C接收机中的时钟恢复电路设计OA北大核心CSCDCSTPCD
Design of Timing Recovery Loop for DVB-C Receiver
论文提出一种DVB-C基带芯片中全数字时钟恢复电路的解决方案.环路为反馈结构,包括插值器、时钟误差检测和环路滤波器三个部分.A/D提供4倍符号率以上的采样率,误差检测采用Gardner算法,并做线性插值.通过调节环路滤波器的增益减小时钟误差抖动,同时提出一种判断环路锁定的检测方法.仿真结果表明,环路能够捕获400 ppm的时钟频率误差,支持16-、32-、64-、128-、256-QAM调制方式,提供稳定收敛和优异的性能.
史晓锋;陈咏恩
同济大学,中德学院,通信研究所,上海,200092同济大学,中德学院,通信研究所,上海,200092
信息技术与安全科学
Gardner算法线性插值环路滤波器锁定检测
《计算机工程与应用》 2006 (33)
78-80,145,4