一种高效的H.264 CABAC解码器的VLSI结构OA北大核心CSCDCSTPCD
An efficient VLSI architecture of the CABAC decoder in H.264
提出一种H.264/AVC中基于上下文的自适应二进制算术编码(CABAC)解码器的硬件设计方法,在采用并行结构的基础上,给出了一种高效的VLSI实现方案.采用两级有限状态机结构控制宏块解码过程,并通过对残差系数存储器的定时清零解决了数据存储耗时的问题,大大降低了解码控制的复杂度,从而提高解码速度,达到每1至2个时钟解出1比特.仿真结果表明,该方案能满足H.264/AVC main profile CIF 30fps实时解码的要求.
石迎波;李云松;张建龙
西安电子科技大学,综合业务网理论与关键技术国家重点实验室,陕西,西安,710071西安电子科技大学,综合业务网理论与关键技术国家重点实验室,陕西,西安,710071西安电子科技大学,综合业务网理论与关键技术国家重点实验室,陕西,西安,710071
信息技术与安全科学
H.264/AVCCABAC解码器大规模集成电路有限状态机
《西安电子科技大学学报（自然科学版）》 2006 (6)
基于MPEG-4的联合信源信道编码
844-848,891,6
国家自然科学基金重点项目(60532060)国家自然科学基金资助(60372043)
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