南京邮电大学学报（自然科学版）2014，Vol.34Issue(1)：47-52,6.
应用于全数字锁相环的时间数字转换器设计
Design of Time-to-Digital Converter for All Digital Phase-locked Loops
摘要
关键词
专用集成电路/全数字锁相环/时间数字转换器/相位检测Key words
application specific integrated circuit (ASIC)/all digital phase-locked loop (ADPLL)/time-to-digital converter(TDC)/phase detection分类
信息技术与安全科学引用本文复制引用
张陆,张长春,李卫,郭宇锋,方玉明..应用于全数字锁相环的时间数字转换器设计[J].南京邮电大学学报（自然科学版）,2014,34(1):47-52,6.基金项目
国家自然科学基金(61076073)、中国博士后科学基金(2012M521126),江苏省目然科学基金(BK2012435)、东南大学毫米波国家重点实验室开放基金(K201223)和南京邮电大学科研启动基金(NY211016)资助项目 （61076073）
