测试技术学报2022，Vol.36Issue(2)：135-140,6.DOI:10.3969/j.issn.1671-7449.2022.02.008
集成电路UVM验证环境典型结构设计
Typical Structure Design of Integrated Circuit UVM Verification Environment
孙晓东 1王治强1
作者信息
- 1. 大连东软信息学院 智能与电子工程学院,辽宁 大连 116023
- 折叠
摘要
关键词
UVM/验证环境/总线协议/算法模块/控制模块分类
信息技术与安全科学引用本文复制引用
孙晓东,王治强..集成电路UVM验证环境典型结构设计[J].测试技术学报,2022,36(2):135-140,6.
