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- 基于混沌序列的时序数字电路BIST技术北大核心CSCDCSTPCD
- 一类音频数字化设备的硬件系统设计
- 区域稳控装置内部数据传输体系的改进与实现北大核心CSCD
- 符合EPC C1G2标准的阅读器数字基带编解码模块设计和FPGA验证CSTPCD
- CRC码的FPGA实现摘要:介绍了循环冗余校验CRC算法原理和校验规则,分析了CRC校验码的具体计算过程,并以CRC-16为例,给出了使用硬件描述语言Verilog HDL来实现CRC-16的部分源程序,它既是校验码的生成器,也是待校验数据的校验器,对该例进行仿真并给出综合结果,最终可以在现场可编程门阵列(FPGA)上实现,其工作频率可达400 MHz.
- 一种实用的无线信道纠错方法北大核心
- PHS无线接入技术组网和特色业务研究CSTPCD
- CRC校验在计算机与S7-200 PLC通信中的设计与实现摘要:详细介绍了循环冗余校验CRC(Cyclic Redundancy Check)的差错控制原理及其在工业控制中的上位机(计算机)和下位机(S7-200 PLC)中的实现.其中,上位机用Visual Basjc 6.0编程,下位机用STEP7-Micro/Wjn编程,利用自由口通信方式来实现数据校验.本文中的系统具备实时显示、历史查询、系统暂停以及准确的信息循环冗余校验功能.
- CRC32在光通信系统中的快速计算北大核心CSCD摘要:文章利用C++编程建立了一个可产生CRC32(32位循环冗余校验)各位并行计算的异或表迭式生成模型,并利用Verilog HDL语言在FPGA(现场可编程门阵列)上进行了验证,结果表明,该模型产生的各位异或表达式适合于高速数据传输情况下CRC32的并行计算.
- 基于FPGA的循环冗余校验算法实现CSTPCD摘要:循环冗余校验(CRC)码是数据通信中广泛应用的一种差错检测码.在介绍CRC原理的基础上,以常见的CRC-16为例,用Verilog HDL硬件描述语言设计该算法.利用Altera 公司的EDA开发工具软件Quartus II 6.0,给出仿真波形图以及可以共享的模块,该模块既是CRC码生成器,又是待校验数据的校验器.仿真结果表明, 这是一种实现CRC算法的有效方法,其工作频率可达到420.17 MHz.