- 年份
- 2012（1）
- 刊名
- 电子科技（1）
- 作者单位
- 西安电子科技大学（1）
- 语种
- 汉语（1）
- 关键词
- HDL（1）
- Modelsim（1）
- Quartus（1）
- SDX总线（1）
- Verilog（1）
- Wishbone总线（1）
- Ⅱ（1）
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- 作者
- 刘娟（1）
- 张智鹏（1）
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- 基于FPGA的SDX总线与Wishbone总线接口设计摘要：针对机栽信息采集系统可靠性、数据管理高效性以及硬件成本的需求，介绍了基于硬件描述语言VerilogHDL设计的SDX总线与Wishbone总线接口转化的设计与实现，并通过Modelsim进行功能仿真，在QuartusⅡ软件平台上综合，最终在A｜tera公司的CycloneⅡ系列FPGA上调试。实验证明了设计的可行性。