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- 二辅助通道雷达副瓣对消处理的FPGA实现CSTPCDAbstract：传统的副瓣对消处理多基于通用DSP.为了在由FPGA构建的板级信号处理器上实现雷达副瓣对消处理,可以将副瓣对消的算法采用一种专用硬件架构来实现.在开发电路时充分考虑设计的可移植性,为以后类似的任务提供IP.基于硬件乘法器复用的方法设计的电路,已经过FPGA验证,实测对消比大于20 dB,达到了预定指标,并已应用于工程实践.
- 基于并行通信方式的新型ISP和IAP设计Abstract：在单片机中用软件实现ISP和IAP,使得目前单片机中大容量的Flash存储器操作速度难以提高.通过采用ASIC的设计流程,给出一种基于并行通信方式的硬件设计,从而实现了对Flash的快速操作.用硬件描述语言Verilog-HDL设计硬件,并进行了仿真和综合.结果表明,硬件实现的ISP/IAP,操作速度快、可靠性高.
- 基于Verilog-HDL的逻辑分析卡中双向端口的设计北大核心CSTPCDAbstract：介绍了自行设计逻辑分析卡的系统构成,给出各个功能模块的逻辑框图.然后,从应用的角度简单介绍了ISSI公司的静态RAM芯片IS61LV256,并阐明了将其作为逻辑分析卡外部RAM的使用方法,设计了该RAM与CPLD的硬件接口.应用Verilog-HDL语言对双向(inout)端口所进行了描述,在此基础上以一个简化了的双向(inout)端口模块为例,设计了对该双向(inout)端口的仿真方法,并给出了仿真结果.最后给出一种简易的硬件…More>>
- 基于Verilog-HDL的微机并行数据传送CSCDCSTPCDAbstract：介绍了微机并行打印口的基本构成,从系统结构、逻辑框图、时序图及打印口控制等多个方面,详细阐述了用并行打印口实现并行数据传送基本方案,并且给出了实现该方案的Verilog-HDL描述.
- 循环冗余校验码并行算法的研究与实现Abstract：通过对传统串行CRC(循环冗余校验)电路中各移位寄存器状态的观察与分析,推导出并行算法的逻辑关系式,使用Verilog-hdl语言实现了并行算法并给出了仿真结果,仿真结果表明与串行算法相比并行算法提高了校验速率.
- 基于Verilog-HDL的现代数字系统设计Abstract：随着社会的发展,各种电子产品和工业控制的要求越来越高。这必然会推动现代数字系统的设计。进行数字系统的设计有多种方法和多种的设计工具,随着EDA计术的发展,为现代数字系统的设计提供了灵活,快捷的途径。本文通过介绍Verilog_HDL语言和QuartusⅡ工具来对现代数字系统的设计方法和流程进行描述。最后通过设计一个交通灯控制器对现代数字系统的设计进行详细的介绍。
- 基于FPGA的小数分频器的实现Abstract：介绍了一种基于FPGA的双模前置小数分频器的分频原理及电路设计,并用Verilog-HDL 编程,在ModelSim SE平台下实现分频器的仿真,并用Xili nx公司的芯片Spartan-3来实现.
- 基于Verilog-HDL的UART串行通讯模块设计及仿真Abstract：UART协议是数据通信及控制系统中广泛使用的一种全双工串行数据传输协议,在实际工业生产中有时并不使用UART的全部功能,只需将其核心功能集成即可.波特率发生器、接收器和发送器是UART的三个核心功能模块,利用Verilog-HDL语言对这三个功能模块进行描述并加以整合,通过Modelsim仿真,其结果完全符合UART协议的要求.
- 用Verilog-HDL设计序列检测器Abstract：简要介绍Verilog-HDL设计数字电路基本原理,并用它具体的设计一个序列检测器,且与传统的用J-K触发器所设计的检测器进行了比较,最后在Synplify开发环境进行仿真综合,自动生成了满足给定条件的序列检测器物理电路.
- 可配置非幂方分频器的全新设计方法北大核心CSCDCSTPCDAbstract：本文采用基于计数空间完全划分和周期插入控制计数过程方法设计了非幂方分频器,采用这种全新思路设计的非幂方分频器分频范围很宽,分频输出对后续分频支持好,非常适用于通讯接口中的波特率时钟设计.此外,这种设计思路对系统定时电路和节拍控制电路设计也有一定的借鉴意义.