- 年份
- 2020(2)
- 2019(4)
- 2018(5)
- 2017(3)
- 2016(1)
- 2015(1)
- 2013(3)
- 2012(2)
- 2011(3)
- 2010(1)
- 更多...
- 核心收录
- 中国科技论文与引文数据库(CSTPCD)(17)
- 北京大学中文核心期刊目录(北大核心)(9)
- 中国科学引文数据库(CSCD)(3)
- 中国人文社会科学引文数据库(CHSSCD)(1)
- 更多...
- 刊名
- 现代电子技术(7)
- 舰船电子工程(3)
- 兵工自动化(2)
- 数字技术与应用(2)
- 电子科技(2)
- 福建电脑(2)
- 东南大学学报:自然科学版(1)
- 产业与科技论坛(1)
- 信息技术与网络安全(1)
- 光通信技术(1)
- 更多...
- 作者单位
- 桂林电子科技大学(2)
- 武汉科技大学(2)
- 长江大学(2)
- 东华理工大学(1)
- 北京交通大学(1)
- 北京信息科技大学(1)
- 北京理工大学(1)
- 南京师范大学(1)
- 南京理工大学(1)
- 咸宁职业技术学院(1)
- 更多...
- 语种
- 汉语(40)
- 关键词
- VerilogHDL(40)
- FPGA(16)
- CPLD(3)
- IP核(3)
- 发生器(2)
- 数据采集(2)
- 雷达(2)
- 10M/100M(1)
- 4-2压缩(1)
- AD转换(1)
- 更多...
- 作者
- 张伟(2)
- 李小娟(2)
- CUI Haiqing(1)
- GUO Guanpeng(1)
- LI Min(1)
- LÜ Da(1)
- MAO Xiaoli(1)
- WANG Kai(1)
- XIE Lijun(1)
- YANG Tianmin(1)
- 更多...
相关度
- 相关度
- 发表时间
每页显示10条
- 每页显示10条
- 每页显示20条
- 每页显示30条
已找到 40 条结果
- 基于FPGA的10M/100M以太网控制器的设计北大核心CSTPCD摘要:介绍了一种10M/100M以太网控制器的实现方法,该控制器以FIFO作为帧缓存,通过程序设计实现10M/100M自适应,设计中采用WS接口,提高了设计的灵活行,可以实现与其他SOC的互连[1],该设计采用VerilogHDL硬件描述语言编程,基于ISE开发环境,在Xilinx公司的Spartan-Ⅲ系列FPGA XC3S1000-4-FT256C上实现。
- 20×18位符号定点乘法器的FPGA实现CSTPCD摘要:在数字信号处理中经常需要进行乘法运算,乘法器的设计对整个器件的性能有很大的影响,在此介绍20×18比特定点阵列乘法器的设计.采用基4-Booth算法和4-2压缩的方案,并采用先进的集成电路工艺,使用SMIC 0.18μm标准单元库,提高了乘法器的速度,节省了器件.利用Xilinx FPGA(xc2vp70-6ff1517)对乘法器进行了综合仿真,完成一次乘法运算的时间为15.922 ns,在减少乘法器器件的同时,提高了乘法器的速度,降低了器件的功耗.
- A320飞机机载RMP模拟器设计北大核心CSTPCD摘要:文中主要阐明如何实现A320机载无线电管理面板的设计.A320机载无线电管理面板主要由编码、解码、接收和发送4个部分组成.以现场可编程门阵列作为主控芯片,用Verilog硬件描述语言对MC8051IP核进行元件例化,用C语言实现RMP的编码、解码及显示等功能,使用Verilog HDL和模拟电路实现ARINC429的接收和发送模块,同时实现了RMP收发32位ARINC429频率字的功能.测试结果表明,该系统实现了无线管理面板的基本功能.
- 一种多地址寻址的共线传输数据接收方法CSTPCD摘要:一种多地址寻址的数据共线接收方法,通过共线传输,对不同子弹进行寻址,进行多数据的传输.同时将EEPROM应用于装定-接收系统,对装定信息进行分类、贮存和读取,从而完成引信装定功能的设计工作.接收系统的设计包括地址识别模块设计和串行数据读写模块设计,各个模块均采用Verilog HDL语言进行编写.
- 基于FPGA的神经网络硬件可重构实现北大核心CSTPCD摘要:针对软件实现神经网络速度慢的缺点,介绍了一种神经网络在FPGA上可重构实现的设计方法.设计中依据成熟的BP算法公式,以一个三层的BP网络为例,利用Verilog HDL硬件语言自顶向下设计各个模块,使网络训练时将前向模块、误差反传模块和相应的控制模块同时配置到FPGA中进行网络训练;而当训练好的网络正常工作时,只在FPGA中配置前向模块和相应的控制模块就可以高速运行该神经网络.实验结果表明,该系统结构能极大地提高BP网络的学习速度.
- PCI桥接IP Core的Verilog HDL实现摘要:PCI总线是目前最为流行的一种局部性总线.通过对PCI总线一些典型功能的分析以及时序的阐述,利用VerilogHDL设计了一个将非PCI功能设备转接到PCI总线上的IP Core.同时,通过在ModelSim SE PLUS 6.0上运行测试程序模块,得到了理想的仿真数据波形,从软件上证明了功能的实现.
- 基于半随机矩阵的LDPC编码器的Verilog HDL设计摘要:低密度奇偶校验码(Low-Density-Parity-Checkcodes,LDPC码)是第四代通信系统强有力的竞争者,是一种逼近香农限的线性分组码,译码的复杂度较低;其直接编码运算量较大,通常具有码长的二次方复杂度.介绍了如何构造线性的编码,以降低LDPC码的编码复杂度;研究并设计了用大规模集成电路去实现一个LDPC码的编码.以(6,2,3)码为例,采用基于半随机校验矩阵的编码方法,以控制编码运算量为线性复杂度,并在Quartus…查看全部>>
- 用VerilogHDL设计可辨别相位模糊的巴克码识别器
- 四进制混沌接收机的FPGA实现CSTPCD摘要:为了解决传统通信方式本身不具有隐匿信息能力的问题,本文采用FPGA设计了一个基于Duffing振子阵列的四进制混沌接收机,主要用于接收混沌Duffing振子产生的四进制混沌信号.进行信号调制时主要利用了混沌Duffing振子的时域信号具有隐蔽性和类噪声的特性构建了较为安全的通信信息;解调时,利用了Duffing振子阵列对信号的幅度敏感性,屏蔽了其相位敏感性,使其可以解调具有任意相位的混沌信号.实验结果证明该混沌接收机能正确接收具有任意…查看全部>>
- 基于DE0的测温系统的设计CSTPCD摘要:使用DE0开发板以及一个温度传感器DS18B20,来实现温度的采集与显示.介绍了温度传感器DS18B20的接口原理和操作时序,阐述了系统组成的硬件电路和软件设计.使用EP3C16F484C6作为主控芯片,使用Verilog HDL硬件描述语言设计状态机,根据单总线协议完成FPGA对DS18B20温度传感器的复位、数据读、数据写的操作,完成测量温度的功能.并将测量的二进制温度数据转换为BCD码,通过数码管显示.利用QuartusⅡ13.…查看全部>>