电子与封装2022，Vol.22Issue(2)：54-59,6.DOI:10.16257/j.cnki.1681-1070.2022.0206
18 bit 20 MS/s流水线ADC架构及行为级模型设计
Architecture and Behavioral Model Design of 18 bit 20 MS/s Pipeline ADC
摘要
关键词
流水线ADC/Verilog-A/ADC架构/行为级模型/非理想因素分类
信息技术与安全科学引用本文复制引用
杨迎,黎飞,刘颖异,唐旭升,苗澎..18 bit 20 MS/s流水线ADC架构及行为级模型设计[J].电子与封装,2022,22(2):54-59,6.基金项目
国家重点研发计划(2018YFB2003302) （2018YFB2003302）
