国家科技期刊平台

相关度

相关度
发表时间

每页显示10条

每页显示10条
每页显示20条
每页显示30条

已找到 11 条结果

一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路北大核心CSCDCSTPCD
作者：王彦叶凡李联郑增钰
发表期刊：半导体学报 2003年6期
关键词：10/100 Base-TDLL时钟恢复电路
摘要：提出了一个新的用于10/100 Base-T以太网中面积和功耗优化的时钟恢复电路.它采用双环路的结构,加快了锁相环路的捕获和跟踪速度;采用复用的方式,通过选择信号控制电路可分别在10Mbps或100Mbps模式下独立工作且能方便地实现模式间的互换,与采用两个独立的CDR电路相比节省了一半的面积;同时,电路中采用一般的延迟单元来取代DLL,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化,从而节省了功耗.Hspic…查看全部>>
2.5 Gbit/s光接收机电路的全集成北大核心CSCD
作者：陈莹梅王志功章丽熊明珍
发表期刊：光通信研究 2005年5期
关键词：光纤传输系统时钟恢复电路数据判决1:4分接电荷泵锁相环
摘要：提供了应用于光纤传输系统同步数字体系(SDH)STM-16级别(2.5 Gbit/s)的全集成光接收机电路的设计.采用TSMC 0.25 μm CMOS工艺进行流片.芯片对应于5μA的2.5 Gbit/s的PRBS输入码流(231-1),可恢复出一路1.25 GHz时钟,同时将2.5 Gbit/s的PRBS数据分接成4路625 Mbit/s数据,输出的时钟与数据均为标准的400 mV的PCML电平.芯片面积为1.04mm×…查看全部>>
2.5Gb/s单片时钟恢复数据判决与1:4分接集成电路的设计北大核心CSCD
作者：陈莹梅王志功熊明珍章丽
发表期刊：半导体学报 2005年8期
关键词：光纤传输系统时钟恢复电路数据判决1:4分接电荷泵锁相环
摘要：用0.25μm CMOS工艺实现一个复杂的高集成度的2.5Gb/s单片时钟数据恢复与1:4分接集成电路.对应于2.5Gb/s的PRBS数据(231-1),恢复并分频后的625MHz时钟的相位噪声为-106.26dBc/Hz@100kHz,同时2.5Gb/s的PRBS数据分接出4路625Mb/s数据.芯片面积仅为0.97mm×0.97mm,电源电压3.3V时核心功耗为550mW.
CMOS2.5 Gb/s时钟恢复电路设计CSTPCD
作者：王涛冯军
发表期刊：现代电子技术 2007年18期
关键词：光纤通信同步数字体系时钟恢复电路CMOS预处理锁相环
摘要：设计采用0.35 μm CMOS工艺来实现一款CMOS2.5 Gb/s时钟恢复电路.由于0.35 μm CMOS工艺的限制,采用了预处理电路加锁相环的电路结构.这种电路结构有利于单片集成且工作速度高.预处理器主要有延迟单元、乘法器和窄带滤波电路构成,可以从NRZ数据中得到时钟信号.锁相环采用二阶的模拟锁相环结构,鉴相器采用Gilbert乘法器,环路滤波器采用无源滤波器,VCO采用3级环形振荡器.
SDH系统STM-16速率级CMOS注入同步环形振荡器北大核心CSCDCSTPCD
作者：Liu Li章丽Wang ZhigongLin QisongXiong MingzhenZhang Li刘丽王志功林其松熊明珍
发表期刊：半导体学报 2004年7期
关键词：压控振荡器锁相环时钟恢复电路注入同步光纤传输系统
摘要：基于0.25μm CMOS工艺,通过在环形振荡器的基础上引入注入同步技术,实现了一种新颖的应用于SDH系统STM-16速率级的注入同步振荡器.测试结果表明,该振荡器中心频率为2.488GHz,具有150MHz的电压调谐范围,相位噪声为-100dBc/Hz@1MHz.当注入峰峰值为50mV的信号时,相位噪声为-91.7dBc/Hz@10kHz,并具有100MHz的锁定范围.应用这种注入同步振荡器于时钟恢复电路的高Q值锁相环时,可以…查看全部>>
一种高速SERDES抖动容限的高效仿真验证方法CSTPCD
作者：邵刚田泽李世杰吕俊盛
发表期刊：计算机技术与发展 2015年7期
关键词：SERDES抖动容限验证CDR时钟恢复电路
摘要：文中针对高速SERDES总线接收端的验证提出了一种抖动容限验证方法,有效降低了流片风险。由于受温度、布线、信道寄生的影响较大,高速SERDES需要保证在恶劣信道,尤其是大的抖动干扰时仍能稳定工作,设计阶段对接收电路抗抖动特性的评估是一个复杂的验证过程,鲜有报道。文中基于对PCIE,SRIO,FC等信道和协议的研究,提出一种快速高效的RX端抖动容限的验证评估方法。经验证采用该模型能方便准确地评估RX的特性,经电路流片后,实际测试表明,采…查看全部>>
一种宽温多协议时钟恢复电路的设计与实现CSTPCD
作者：邵刚田泽刘颖刘敏侠王晋
发表期刊：计算机技术与发展 2015年5期
关键词：时钟恢复电路多协议宽温相位插值
摘要：时钟恢复电路( CDR)是高速串行通讯中的重要模块,对通讯的稳定性和误码率有直接的影响,易受PVT影响。PCIE,RapidIO等高速串行通讯协议中又对CDR的性能指标分别有数据抖动特性及抖动容限的容忍范围等严格定义。由于单一协议和速率设计的CDR电路在电路应用、验证测试和集成的复杂度较大,多协议兼容是技术趋势。文中设计实现了一种多协议兼容的双环时钟恢复电路,采用集成自适应带宽的锁相环结构PI插相器,配合数字控制、相位插值的方式实现。…查看全部>>
10Gb/s时钟恢复电路温度特性的实验研究北大核心CSCD
作者：常海燕董天临
发表期刊：光通信技术 1999年3期
关键词：介质谐振器滤波器温度特性时钟恢复电路
摘要：介绍了分离结构的10Gb／s介质谐振器滤波器时钟恢复电路和两种改进方案的输出时神相住温度漂移现象的实验观测结果。0℃～50℃范围内只有改进方案才能通过误码率测试。
10 Gbit/s时钟恢复电路预处理模块的设计研究CSTPCD
作者：李静朱恩孙玲周忻
发表期刊：电子器件 2006年2期
关键词：时钟恢复电路GaAs PHEMT工艺预处理模块乘法器滤波负阻
摘要：介绍了一种使用0.2μm GaAs PHEMT工艺实现的、可用于万兆以太网10 GBASE-R标准的时钟恢复电路预处理模块的设计研究.电路核心部分由微分电路和选频电路组成.使用ADS软件对电路进行仿真,仿真结果表明该电路能满足实际应用.最后给出了在Cadence软件下画出的电路版图.
基于锁相环的时钟相位插值电路设计与实现
作者：段营戎蒙恬孙劲飞诸悦
发表期刊：电讯技术 2007年3期
关键词：以太网收发器时钟恢复电路锁相环相位插值压控振荡器
摘要：千兆以太网收发器模拟前端的时钟恢复电路要求锁相环(PLL)能够提供"128相"等相位差的时钟信号.为了满足此要求,设计了一种相位插值电路,它在不增加四级VCO级数的基础上,对其输出时钟的相邻相位进行16插值.仿真结果表明,该插值电路使PLL的输出时钟相位从8相增加至128相,证明了电路的有效性.

12 >